これは2005年の品質工学研究発表大会で、富士ゼロックスの松原由武さんが発表した「大規模ASIC開発における「直交表を応用したHAYST法」の適用」を要約したものです。
1．はじめに
規模、複雑さが急速に増大するソフトウェアのテスト期間短縮、高品質を実現するため富士ゼロックス社では、直交表を利用したソフトウェアテスト法としてHAYST法を開発し、多くの製品に適用して有用性を確認してます。 今回はASICと呼ばれるICのテスト設計に適用し、設計品質の向上に有効でしたので報告します。
2．ASIC開発における現状と課題
ASICとは特定用途向けに設計されるICのことで、近年大規模で多機能な製品が可能となっていますが、そのため重大な不具合が発生した場合の損害も大きく、開発全体の70%がテストに費やされています。 当社では、ASICを構成する機能モジュール毎に実施するモジュールレベル検証と、全モジュールを統合して実施するチップレベル検証に分けて実施しており、以下のような課題があります。
課題① 効率的なテスト設計
課題② テスト設計品質のバラツキ抑制
課題③ テスト設計品質の定量的評価
3.HAYST法による課題へのアプローチ
従来手法でのテストでは73回で2因子間網羅率65.3%でしたが、直交表を使ったHAYST法では128テストで84.5%、190テストで100%の網羅率が可能であることが分かりました。 ASICはソフトウェアとは異なり、修正(作り直し)が極めて困難であることを考慮し、組み合わせ網羅率を高めに設定することとしました。
4．テストへの適用
ASICは膨大な入カパラメータがあり、選び方によつては禁則条件も複雑であることから、次のような工夫を施すことで、当初予定した直交表L128からL64に縮小し実現可能なテスト数とすることができました。
①ASICの主要パラメータと、不具合が発生し易いモジュール間のタイミングに影響するパラメータ、新機能パラメータに因子を絞り込む
②複数パラメータが決まるようなキーワードを因子とする
③オーバーラップする水準の削...
④パラメータのルール化
5．結果
上記の方法によりチップレベル検証で9件の不具合を検出し、その内HAYST法の効果で見つかった件数は4件でした。 テスト実施工数は従来の32人日が56人日と増加しましたが、実チップ化後に不具合が発覚した場合の、原因究明、対策検討にかかる工数を考慮すれば、逆に24人日改善されたことになります。後工程で不具合が発覚すれば、製品の開発スケジュ―ルに大 幅なインパクトを与えてしまうため、数値以上に大きな意味があると評価します。