先端半導体ロジックデバイスの製造プロセス技術 ～基礎から、最新の技術潮流・将来想定されるプロセス課題まで～＜会場開催セミナー＞

セミナー趣旨

  「トランジスタの集積数は約2年で2倍になる」と予見されたMooreの法則から50年以上経過した今日においても、生成AIの急速な発展等を背景としたデータ処理能力向上への要求により、トランジスタ集積度は未だに向上の一途を辿っている。高集積化を支えてきたトランジスタサイズの微細化が限界を迎える中、プロセス技術の革新を利用した新しい高集積化技術や3次元積層技術、及びトランジスタ構造の変化によって高集積化を継続する動きが加速している。
  本発表は、上記潮流を紹介し、これら技術潮流を支える先端のロジックデバイス製造プロセスを俯瞰して、想定される課題を議論する。また、発表前半では、半導体の基礎・歴史、今日までの技術変遷も紹介予定である。

受講対象・レベル

半導体のビジネスに関わり始めた方[半導体デバイス、装置メーカに入社された若手の方々](研究開発から営業担当まで)、
半導体技術開発関連に携わっている方[大学・研究機関・企業](学生、若手研究者など比較的経験の浅い方からある程度経験の
ある方まで)、その他半導体ロジックデバイスプロセスに関心がある方全般

習得できる知識

半導体ロジックデバイスの基礎知識、先端半導体ロジックデバイスプロセス技術

セミナープログラム

1. 半導体ロジックデバイス・プロセス - 概要とこれまでの技術変遷
　1-1. 半導体ロジックデバイス
　　1-1-1. 半導体基礎・概要
　　　[1] 半導体材料の種類と特性
　　　[2] 半導体の基本機能 -pn接合
　　1-1-2. 半導体の様々な機能
　　　[1] スマホの例でみる、電子機器内の様々な半導体デバイス
　　1-1-3. 半導体ロジックデバイス
　　　[1] トランジスタの発明と意義
　　　[2] トランジスタの種類と変遷
　　　　　-MOSトランジスタとバイポーラトランジスタ
　　　[3] プロセッサ内でのトランジスタの働き
　　　　i) インバータ回路
　　　　ii) インバータ回路に見るCMOSデバイスの効果と必要性
　　　　iii) NANDロジック回路動作とCMOS高集積化への需要
　1-2. CMOSデバイススケーリング
　　1-2-1. CMOSトランジスタ集積回路
　　1-2-2. 集積回路高集積化とMooreの法則
　　1-2-3. Mooreの法則を支えるトランジスタ微細化
　　　[1] トランジスタ微細化の効果
　　　　　-微細化によるトランジスタ性能向上[新幹線に例えるとどう見える?]
　　　[2] トランジスタ微細化課題
　　　[3] 微細化課題の解消に向けた技術変遷
　　　　i) プロセス技術変遷
　　　　ii) デバイス構造変化
　1-3. CMOSデバイス製造プロセス技術概要
　　1-3-1. 半導体集積回路チップ製造工程 -設計/前工程/後工程
　　1-3-2. 前工程[トランジスタ製造フロー]概要
　　1-3-3. 半導体製造装置概要
2. 先端CMOSスケーリング – 最先端プロセス技術と将来展望
　2-1. 半導体デバイスメーカ概要
　　2-1-1. 集積回路チップ/デバイスメーカのビジネス形態
　　2-1-2. 主要な半導体デバイスメーカ(foundry / IDM) -ランキングと生産量
　2-2. 先端CMOSスケーリングロードマップ
　　2-2-1. 現在の社会におけるCMOSスケーリングへの更なる要求
　　2-2-2. 半導体技術ロードマップ
　　　[1] ITRSとIRDS
　　　[2] 最新版IRDSにみるCMOSデバイスプロセス技術潮流
　　　[3] 各半導体デバイスメーカロードマップ比較
　2-3. 先端CMOSスケーリングにおけるデバイスプロセス技術
　　2-3-1. 近付く微細化限界
　　　[1] 最先端のCMOS世代 -テクノロジー・ノード
　　　[2] テクノロジー・ノードとは何か -「○○nmノード」とはどこの長さ？
　　2-3-2. 先端CMOSスケーリングに必要な3つのコンセプト
　　　　　- ピッチスケーリング / DTCO / トランジスタ構造変化
　　2-3-3. ピッチスケーリング
　　　[1] トランジスタのピッチ縮小に関わるプロセス技術
　　　　i) ゲート長縮小 –Multi-Vtプロセス技術
　　　　ii) ゲート側壁スペーサ膜厚低減 -材料変遷
　　　　iii) ソース・ドレイン幅縮小 -コンタクト抵抗低減技術
　　　[2] 配線ピッチ縮小
　　　　i) リソグラフィー技術進展[EUV, high-NA EUV導入]と加工プロセス技術課題
　　　　ii) 新材料メタル加工プロセス
　　2-3-4. DTCO (Design and Technology Co-Optimization)
　　　[1] SAGC(Self-Align Gate Contact)プロセス効果・加工課題
　　　[2] SDB (Single Diffusion Break)プロセス効果・加工課題
　　　[3] Metal gate cutプロセス効果・加工課題
　　　[4] 裏面配線
　　　　i) スケーリング効果
　　　　ii) プロセスフロー
　　　　iii) プロセス課題
　　2-3-5. トランジスタ構造変化 -planar / finFET / GAA FET /CFET
　　　[1] finFETプロセスフロー概要
　　　[2] GAA (gate-all-around) FETプロセス
　　　　i) スケーリングに対する効果
　　　　ii) デバイスプロセス設計
　　　　iii) finFETプロセスからの変化
　　　　iv) GAA FETプロセス課題
　　　　v) GAA FETプロセスに求められる加工技術
　　　[3] CFET (Complimentary FET)プロセス
　　　　i) スケーリングに対する効果
　　　　ii) デバイスプロセス設計
　　　　iii) GAA FETプロセスからの変化
　　　　iv) CFETプロセス課題
　　　　v) CFETプロセスに求められる加工技術
　2-4. ポストスケーリング主要技術とプロセス課題
　　2-4-1. ポストスケーリング概要
　　　[1] STCO (System and Technology Co-Optimization)
　　　[2] 3D積層
　　2-4-2. ウェハ貼り合わせによる3D積層技術
　　　[1] Ge / III-V族デバイス集積
　　　　　-集積効果とプロセス課題
　　2-4-3. 配線層内トランジスタ3D積層
　　　[1] 2D材料チャネルFET
　　　　　-効果とプロセス課題
　　　[2] 酸化膜半導体FET
　　　　　-効果とプロセス課題
＜質疑応答＞

 ※途中、小休憩を挟みます。

セミナー講師

 (株)日立ハイテク ナノテクノロジーソリューション事業統括本部 統括主任技師 博士(工学)　  三浦 真 氏

セミナー受講料

1名41,800円(税込（消費税10％）、資料付)
＊1社2名以上同時申込の場合、1名につき30,800円
＊学校法人割引；学生、教員のご参加は受講料50％割引。

受講について

• 感染拡大防止対策にご協力下さい。
• セミナー会場での現金支払いを休止しております。
• 新型コロナウイルスの感染防止の一環として当面の間、昼食の提供サービスは中止させて頂きます。
• 配布資料は、当日セミナー会場でのお渡しとなります。
• 希望者は講師との名刺交換が可能です。
• 録音・録画行為は固くお断り致します。
• 講義中の携帯電話の使用はご遠慮下さい。
• 講義中のパソコン使用は、講義の支障や他の方の迷惑となる場合がありますので、極力お控え下さい。
  場合により、使用をお断りすることがございますので、予めご了承下さい。(＊PC実習講座を除きます。)